Ricerca

Progetti nazionali e internazionali

Progetto	Da	A	Convenzione di finanziamento
1.7 Tecnologie per la penetrazione efficiente del vettore elettrico negli usi finali	2022	2024	—
PNRR CN4 – Mobilità Sostenibile – Spoke 13 – Trazione elettrica e batterie	2022	2024	I53C22000720001
European Processor Initiative (EPI) – SGA2 (https://www.european-processor-initiative.eu/)	2022	2024	101036168
European Processor Initiative (EPI) – SGA1 (https://cordis.europa.eu/project/id/826647)	2018	2021	826646

Attività di Ricerca

• Gennaio 2023 – Data attuale
  • Sviluppo di moduli embedded di sicurezza e funzionalità innovative di cybersecurity per la protezione dei sistemi di gestione di batterie (BMS, Battery Management System) agli ioni di litio e in applicazioni di Mobilità sostenibile.
    
• Gennaio 2022 – Data attuale
  • Sviluppo e sintesi su tecnologia standard-cell a 7 nm di un moduli di sicurezza con funzionalità avanzate e innovative per il processore EPI Rhea2; nello specifico: un co-processore crittografico per funzioni di crittografia a chiave pubblica post-quantum, un co-processore crittografico per funzioni di homomorphic encryption, un modulo di crittografia per la cifratura avanzata di memorie ad alta velocità, e una versione ulteriormente avanzata e ottimizzata del co-processore crittografico Crypto-Tile integrato nel processore EPI Rhea. Sviluppo dei corrispondenti modelli funzionali cycle-accurate equivalenti. In collaborazione con i partner europei del consorzio EPI.
  • Sviluppo e validazione su dispositivo FPGA KU115 di moduli della catena di back-end in ricevitori per comunicazioni satellitari conformi con lo standard CCSDS 131.2-B-1 e ad elevati data rate (> 1 Gbaud), basate su architetture parallele innovative e per le funzionalità di sincronizzazione dei frame, CC2 de-puncturing e interfacciamento hardware/software. In collaborazione con IngeniArs S.r.l.
  • Sviluppo di modelli funzionali cycle-accurate equivalenti per il co-processore crittografico Crypto-Tile sviluppato per il sotto-sistema di sicurezza del processore EPI Rhea. In collaborazione con i partner europei del consorzio EPI.
    
• Ottobre 2019 – Gennaio 2020
  • Sviluppo un modulo di decodifica iterativa di turbo-codici basato sull’algoritmo BCJR per applicazioni di telemetria in comunicazioni spaziali conformi con lo standard CCSDS 131.2-B-1. In collaborazione con IngeniArs S.r.l.
    
• Settembre 2019 – Dicembre 2019
  • Sviluppo di un modello bit-true per l’analisi prestazionale, la stima della complessità hardware e dell’accuratezza in termini di BER (Bit Error Rate) e CER (Codeword Error Rate), per un modulo di decodifica iterativa di turbo-codici basato sull’algoritmo BCJR per applicazioni di telemetria in comunicazioni spaziali conformi con lo standard CCSDS 131.2-B-1. In collaborazione con IngeniArs S.r.l.
    
• Gennaio 2019 – Marzo 2019
  • Sviluppo un modulo di cifratura e meccanismi di auto-sincronizzazione in caso di perdita di pacchetti dati, per la sicurezza di comunicazioni audio fra microfono e stazione base ricevente. In collaborazione con IngeniArs S.r.l. e Wisycom.
    
• Ottobre 2018 – Dicembre 2021
  • Sviluppo, sintesi su tecnologia standard-cell a 7 nanometri, e validazione mediante demoabord FPGA, di un co-processore crittografico avanzato, denominato Crypto-Tile, per il supporto della routine di secure boot e la configurazione del sotto-sistema di sicurezza del processore general-purpose Rhea del progetto European Processor Initiative (EPI). In collaborazione con aziende ed enti accademici europei fra i 28 partner del consorzio EPI.
    
• Aprile 2017 – Settembre 2018
  • Sviluppo di un firewall digitale hardware real-time per reti automotive CAN, dotato di meccanismi di prevenzione di attacchi di tipo Denial-of-Service (DoS) e supporto di regole adattive di filtraggio dei messaggi basate su caratteristiche quali contenuto, identificatori di protocollo e periodicità. In collaborazione con Marelli Europe SpA.
  • Sviluppo di un sistema embedded di cybersecurity per la protezione delle reti wireless automotive del tipo V2V (Vehicle-to-Vehicle) e V2X (Vehicle-to-Everything) e conforme allo standard IEEE 1609.2. In collaborazione con Intel.
    
• Maggio 2015 – Giugno 2016
  • Sviluppo un ambiente di analisi delle vulnerabilità e di validazione delle relative contromisure per moduli hardware di cybersecurity nei confronti di attachi Side-Channel di tipo Power Analysis. In collaborazione con Renesas Electronics Europe GmbH.
  • Sviluppo di un acceleratore hardware in modalità half-duplex per la sicurezza su reti Automotive Ethernet fino 1 Gbps tramite l’algoritmo MACsec e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw. In collaborazione con Renesas Electronics Europe GmbH.
  • Sviluppo di un acceleratore hardware in modalità full-duplex per la sicurezza su reti Automotive Ethernet fino 1 Gbps tramite l’algoritmo MACsec e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw. In collaborazione con Renesas Electronics Europe GmbH.

Trasferimento Tecnologico

• Proprietà intellettuale di un modulo di accelerazione hardware per l’algoritmo MACsec in modalità full-duplex e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw, per la sicurezza di dati e risorse su reti Ethernet automotive. Trasferita all’azienda Renesas Electronics Europe GmbH con livello di maturità tecnologia TRL 3 e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo Verilog in formato Register-Transfer-Level (RTL), con finalità di integrazione nei processori Renesas per automotive.
• Proprietà intellettuale di un modulo di accelerazione hardware per l’algoritmo MACsec in modalità half-duplex e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw, per la sicurezza di dati e risorse su reti Ethernet automotive e con la finalità di ridurre il consumo di risorse hardware tramite condivisione fra le catene di trasmissione e di ricezione dell’unità di accelerazione hardware per l’algoritmo AES-GCM integrato con opportuni meccanismi di sincronizzazione fra i domini di clock delle catene di trasmissione e ricezione. Trasferita all’azienda Renesas Electronics Europe GmbH con livello di maturità tecnologia TRL 3 e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo Verilog in formato Register-Transfer-Level (RTL), con finalità di integrazione nei processori Renesas per automotive.
• Proprietà intellettuale (denominata DDD, Digital Data Diode) di un firewall digitale per reti automotive CAN, con capacità di protezione real-time, applicazione di regole di firewall basate sul contenuto e sulla periodicità dei frame CAN, e minimizzazione del degrado della banda del bus CAN. Trasferita all’azienda Marelli Europe SpA con livello di maturità tecnologia TRL 5 e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo Verilog in formato Register-Transfer-Level (RTL), validato presso la sede di Bologna di Marelli Europe SpA tramite prototipo realizzato su scheda FPGA ed applicato ad un’autovettura modello Giulietta della casa produttrice Alfa Romeo. Il livello di innovatività della soluzione realizzata ha portato all’elaborazione dei 3 brevetti IT201800021550A1, CN111385286B, e JP2020109953A (indicati nella relativa sezione).
• Proprietà intellettuale (denominata Crypto-Tile) di un co-processore crittografico per sevizi di sicurezza avanzati a lungo termine, sia in termini di sicurezza classica che in termini di sicurezza post-quantum. Trasferita al consorzio europeo del progetto EPI con livello di maturità TRL 4 e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo SystemVerilog in formato Register-Transfer-Level (RTL), per la fabbricazione su silicio del chip Rhea tramite una tecnologia standard-cell a 7 nanometri.
• Firmware per la programmazione di una scheda FPGA VCU128 per la realizzazione di un System-on-Chip (SoC) formato da un processore RISC-V CVA6 a 64 bit, bus AXI4, memoria DDR e la proprietà intellettuale Crypto-Tile sopra indicata. Trasferito al consorzio europeo del progetto EPI con livello di maturità tecnologia TRL 4, per lo sviluppo di driver software bare-metal e per kernel Linux per l’accelerazione in hardware delle funzioni di sicurezza del sottosistema di sicurezza della prima famiglia di processori EPI (denominata Rhea).
• Proprietà intellettuale di un modulo hardware per la cifratura e la decifrazione di comunicazioni audio fra microfono e stazione base ricevente e con capacità di auto-sincronizzazione dello stream dati in caso di perdita di pacchetti dati. Trasferita all’azienda IngeniArs S.r.l. con livello di maturità tecnologia TRL 3, basata sulle modalità operative CTR e CFB del cifrario AES e realizzato nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL), con la finalità di integrazione all’interno del ricevitore realizzato da IngeniArs S.r.l. per l’azienda Wisycom.
• Proprietà intellettuale di un modello bit-true multi-thread e accelerato in C per la decodifica di turbo-codici in applicazioni di telemetria ad alto data-rate del settore spazio e conformi allo standard CCSDS 131.2-B-1. Trasferita all’azienda IngeniArs S.r.l. con livello di maturità tecnologia TRL 3, basata sull’algoritmo BCJR e realizzata mediante linguaggio MATLAB, con finalità di analisi e stima dell’accuratezza e della complessità hardware di corrispondenti moduli hardware di decodifica realizzati in HDL, al variare di molteplici parametri di configurazione.
• Proprietà intellettuale di un modulo hardware per la decodifica di turbo-codici in applicazioni di telemetria ad alto data-rate del settore spazio e conformi allo standard CCSDS 131.2-B-1. Trasferita all’azienda IngeniArs S.r.l. con livello di maturità tecnologia TRL 3, basata sull’algoritmo BCJR e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validato tramite implementazione su dispositivo FPGA KU115, con finalità di integrazione all’interno di ricevitori conformi allo standard CCSDS 131.2-B-1 prodotti e distribuiti da IngeniArs S.r.l.
• Proprietà intellettuale di un modulo hardware per la funzione di sincronizzazione dei frame e correzione di fase dei campioni all’interno di un ricevitore satellitare conforme allo standard CCSDS 131.2-B-1 e in grado di supportare un baud rate minino di 1 Gbaud, e relativo ambiente di testing. Trasferita all’azienda IngeniArs S.r.l. con livello di maturità tecnologia TRL 4, realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validata tramite implementazione su dispositivo FPGA KU115, con finalità di integrazione all’interno del suddetto ricevitori prodotto e distribuito da IngeniArs S.r.l.
• Proprietà intellettuale di un modulo hardware per la funzione di CC2 de-puncturing e Clock Domain Crossing fra domini di clock all’interno di un ricevitore satellitare conforme allo standard CCSDS 131.2-B-1 e in grado di supportare un baud rate minino di 1 Gbaud, e relativo ambiente di testing. Trasferita all’azienda IngeniArs S.r.l. con livello di maturità tecnologia TRL 4, realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validata tramite implementazione su dispositivo FPGA KU115, con finalità di integrazione all’interno del suddetto ricevitore prodotto e distribuito da IngeniArs S.r.l.
• Proprietà intellettuale di un modulo hardware per la catena di backend di un ricevitore satellitare conforme allo standard CCSDS 131.2-B-1 e in grado di supportare un baud rate minino di 1 Gbaud, integranti le proprietà intellettuali sopra indicate, altre proprietà intellettuali di moduli hardware sviluppati da IngeniArs S.r.l. e relativi ad altre funzioni del ricevitore e la proprietà intellettuale di un modulo per l’interfacciamento hardware/software appositamente sviluppato, e relativo ambiente di testing. Trasferita all’azienda IngeniArs S.r.l. con livello di maturità tecnologia TRL 4, realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validata tramite implementazione su dispositivo FPGA KU115, con finalità di distribuzione del suddetto ricevitore da parte di IngeniArs S.r.l.