{"id":10,"date":"2015-04-08T11:14:27","date_gmt":"2015-04-08T09:14:27","guid":{"rendered":"http:\/\/people.unipi.it\/luca_crocetti\/?page_id=10"},"modified":"2023-12-08T14:23:41","modified_gmt":"2023-12-08T13:23:41","slug":"ricerca","status":"publish","type":"page","link":"https:\/\/people.unipi.it\/luca_crocetti\/it\/ricerca\/","title":{"rendered":"Ricerca"},"content":{"rendered":"\n<details class=\"wp-block-details is-layout-flow wp-block-details-is-layout-flow\"><summary><strong>Progetti nazionali e internazionali<\/strong><\/summary>\n<figure class=\"wp-block-table\"><table><thead><tr><th>Progetto<\/th><th>Da<\/th><th>A<\/th><th>Convenzione di finanziamento<\/th><\/tr><\/thead><tbody><tr><td>1.7 Tecnologie per la penetrazione efficiente del vettore elettrico negli usi finali<\/td><td>2022<\/td><td>2024<\/td><td>&#8212;<\/td><\/tr><tr><td>PNRR CN4 &#8211; Mobilit\u00e0 Sostenibile &#8211; Spoke 13 &#8211; Trazione elettrica e batterie<\/td><td>2022<\/td><td>2024<\/td><td>I53C22000720001<\/td><\/tr><tr><td>European Processor Initiative (EPI) &#8211; SGA2 (<a href=\"https:\/\/www.european-processor-initiative.eu\/\" target=\"_blank\" rel=\"noreferrer noopener\">https:\/\/www.european-processor-initiative.eu\/<\/a>)<\/td><td>2022<\/td><td>2024<\/td><td>101036168<\/td><\/tr><tr><td>European Processor Initiative (EPI) &#8211; SGA1 (<a href=\"https:\/\/cordis.europa.eu\/project\/id\/826647\" target=\"_blank\" rel=\"noreferrer noopener\">https:\/\/cordis.europa.eu\/project\/id\/826647<\/a>)<\/td><td>2018<\/td><td>2021<\/td><td>826646<\/td><\/tr><\/tbody><\/table><\/figure>\n<\/details>\n\n\n\n<div style=\"height:20px\" aria-hidden=\"true\" class=\"wp-block-spacer\"><\/div>\n\n\n\n<details class=\"wp-block-details is-layout-flow wp-block-details-is-layout-flow\"><summary><strong>Attivit\u00e0 di Ricerca<\/strong><\/summary>\n<ul class=\"wp-block-list\">\n<li>Gennaio 2023 &#8211; Data attuale\n<ul class=\"wp-block-list\">\n<li>Sviluppo di moduli embedded di sicurezza e funzionalit\u00e0 innovative di cybersecurity per la protezione dei sistemi di gestione di batterie (BMS, Battery Management System) agli ioni di litio e in applicazioni di Mobilit\u00e0 sostenibile.<br><\/li>\n<\/ul>\n<\/li>\n\n\n\n<li>Gennaio 2022 &#8211; Data attuale\n<ul class=\"wp-block-list\">\n<li>Sviluppo e sintesi su tecnologia standard-cell a 7 nm di un moduli di sicurezza con funzionalit\u00e0 avanzate e innovative per il processore EPI Rhea2; nello specifico: un co-processore crittografico per funzioni di crittografia a chiave pubblica post-quantum, un co-processore crittografico per funzioni di homomorphic encryption, un modulo di crittografia per la cifratura avanzata di memorie ad alta velocit\u00e0, e una versione ulteriormente avanzata e ottimizzata del co-processore crittografico Crypto-Tile integrato nel processore EPI Rhea. Sviluppo dei corrispondenti modelli funzionali cycle-accurate equivalenti. In collaborazione con i partner europei del consorzio EPI.<\/li>\n\n\n\n<li>Sviluppo e validazione su dispositivo FPGA KU115 di moduli della catena di back-end in ricevitori per comunicazioni satellitari conformi con lo standard CCSDS 131.2-B-1 e ad elevati data rate (&gt; 1 Gbaud), basate su architetture parallele innovative e per le funzionalit\u00e0 di sincronizzazione dei frame, CC2 de-puncturing e interfacciamento hardware\/software. In collaborazione con IngeniArs S.r.l.<\/li>\n\n\n\n<li>Sviluppo di modelli funzionali cycle-accurate equivalenti per il co-processore crittografico Crypto-Tile sviluppato per il sotto-sistema di sicurezza del processore EPI Rhea. In collaborazione con i partner europei del consorzio EPI.<br><\/li>\n<\/ul>\n<\/li>\n\n\n\n<li>Ottobre 2019 &#8211; Gennaio 2020\n<ul class=\"wp-block-list\">\n<li>Sviluppo un modulo di decodifica iterativa di turbo-codici basato sull&#8217;algoritmo BCJR per applicazioni di telemetria in comunicazioni spaziali conformi con lo standard CCSDS 131.2-B-1. In collaborazione con IngeniArs S.r.l.<br><\/li>\n<\/ul>\n<\/li>\n\n\n\n<li>Settembre 2019 &#8211; Dicembre 2019\n<ul class=\"wp-block-list\">\n<li>Sviluppo di un modello bit-true per l&#8217;analisi prestazionale, la stima della complessit\u00e0 hardware e dell&#8217;accuratezza in termini di BER (Bit Error Rate) e CER (Codeword Error Rate), per un modulo di decodifica iterativa di turbo-codici basato sull&#8217;algoritmo BCJR per applicazioni di telemetria in comunicazioni spaziali conformi con lo standard CCSDS 131.2-B-1. In collaborazione con IngeniArs S.r.l.<br><\/li>\n<\/ul>\n<\/li>\n\n\n\n<li>Gennaio 2019 &#8211; Marzo 2019\n<ul class=\"wp-block-list\">\n<li>Sviluppo un modulo di cifratura e meccanismi di auto-sincronizzazione in caso di perdita di pacchetti dati, per la sicurezza di comunicazioni audio fra microfono e stazione base ricevente. In collaborazione con IngeniArs S.r.l. e Wisycom.<br><\/li>\n<\/ul>\n<\/li>\n\n\n\n<li>Ottobre 2018 &#8211; Dicembre 2021\n<ul class=\"wp-block-list\">\n<li>Sviluppo, sintesi su tecnologia standard-cell a 7 nanometri, e validazione mediante demoabord FPGA, di un co-processore crittografico avanzato, denominato Crypto-Tile, per il supporto della routine di secure boot e la configurazione del sotto-sistema di sicurezza del processore general-purpose Rhea del progetto European Processor Initiative (EPI). In collaborazione con aziende ed enti accademici europei fra i 28 partner del consorzio EPI.<br><\/li>\n<\/ul>\n<\/li>\n\n\n\n<li>Aprile 2017 &#8211; Settembre 2018\n<ul class=\"wp-block-list\">\n<li>Sviluppo di un firewall digitale hardware real-time per reti automotive CAN, dotato di meccanismi di prevenzione di attacchi di tipo Denial-of-Service (DoS) e supporto di regole adattive di filtraggio dei messaggi basate su caratteristiche quali contenuto, identificatori di protocollo e periodicit\u00e0. In collaborazione con Marelli Europe SpA.<\/li>\n\n\n\n<li>Sviluppo di un sistema embedded di cybersecurity per la protezione delle reti wireless automotive del tipo V2V (Vehicle-to-Vehicle) e V2X (Vehicle-to-Everything) e conforme allo standard IEEE 1609.2. In collaborazione con Intel.<br><\/li>\n<\/ul>\n<\/li>\n\n\n\n<li>Maggio 2015 &#8211; Giugno 2016\n<ul class=\"wp-block-list\">\n<li>Sviluppo un ambiente di analisi delle vulnerabilit\u00e0 e di validazione delle relative contromisure per moduli hardware di cybersecurity nei confronti di attachi Side-Channel di tipo Power Analysis. In collaborazione con Renesas Electronics Europe GmbH.<\/li>\n\n\n\n<li>Sviluppo di un acceleratore hardware in modalit\u00e0 half-duplex per la sicurezza su reti Automotive Ethernet fino 1 Gbps tramite l&#8217;algoritmo MACsec e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw. In collaborazione con Renesas Electronics Europe GmbH.<\/li>\n\n\n\n<li>Sviluppo di un acceleratore hardware in modalit\u00e0 full-duplex per la sicurezza su reti Automotive Ethernet fino 1 Gbps tramite l&#8217;algoritmo MACsec e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw. In collaborazione con Renesas Electronics Europe GmbH.<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<\/details>\n\n\n\n<div style=\"height:20px\" aria-hidden=\"true\" class=\"wp-block-spacer\"><\/div>\n\n\n\n<details class=\"wp-block-details is-layout-flow wp-block-details-is-layout-flow\"><summary><strong><a href=\"https:\/\/people.unipi.it\/luca_crocetti\/wp-content\/uploads\/sites\/634\/2023\/12\/innovation.png\"><\/a>Trasfe<a href=\"https:\/\/people.unipi.it\/luca_crocetti\/wp-content\/uploads\/sites\/634\/2023\/12\/innovation.png\"><\/a>rimento Tecnologico<\/strong><a href=\"https:\/\/people.unipi.it\/luca_crocetti\/wp-content\/uploads\/sites\/634\/2023\/12\/innovation.png\"><\/a><\/summary>\n<ul class=\"wp-block-list\">\n<li>Propriet\u00e0 intellettuale di un modulo di accelerazione hardware per l&#8217;algoritmo MACsec in modalit\u00e0 full-duplex e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw, per la sicurezza di dati e risorse su reti Ethernet automotive. Trasferita all\u2019azienda Renesas Electronics Europe GmbH con livello di maturit\u00e0 tecnologia TRL 3 e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo Verilog in formato Register-Transfer-Level (RTL), con finalit\u00e0 di integrazione nei processori Renesas per automotive.<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale di un modulo di accelerazione hardware per l&#8217;algoritmo MACsec in modalit\u00e0 half-duplex e conforme agli standard IEEE 802.1AE, IEEE 802.1AEbn e IEEE 802.1AEbw, per la sicurezza di dati e risorse su reti Ethernet automotive e con la finalit\u00e0 di ridurre il consumo di risorse hardware tramite condivisione fra le catene di trasmissione e di ricezione dell\u2019unit\u00e0 di accelerazione hardware per l\u2019algoritmo AES-GCM integrato con opportuni meccanismi di sincronizzazione fra i domini di clock delle catene di trasmissione e ricezione. Trasferita all\u2019azienda Renesas Electronics Europe GmbH con livello di maturit\u00e0 tecnologia TRL 3  e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo Verilog in formato Register-Transfer-Level (RTL), con finalit\u00e0 di integrazione nei processori Renesas per automotive.<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale (denominata DDD, Digital Data Diode) di un firewall digitale per reti automotive CAN, con capacit\u00e0 di protezione real-time, applicazione di regole di firewall basate sul contenuto e sulla periodicit\u00e0 dei frame CAN, e minimizzazione del degrado della banda del bus CAN. Trasferita all\u2019azienda Marelli Europe SpA con livello di maturit\u00e0 tecnologia TRL 5 e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo Verilog in formato Register-Transfer-Level (RTL), validato presso la sede di Bologna di Marelli Europe SpA tramite prototipo realizzato su scheda FPGA ed applicato ad un\u2019autovettura modello Giulietta della casa produttrice Alfa Romeo. Il livello di innovativit\u00e0 della soluzione realizzata ha portato all\u2019elaborazione dei 3 brevetti IT201800021550A1, CN111385286B, e JP2020109953A (indicati nella relativa <a href=\"https:\/\/people.unipi.it\/luca_crocetti\/it\/pub\/\">sezione<\/a>).<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale (denominata Crypto-Tile) di un co-processore crittografico per sevizi di sicurezza avanzati a lungo termine, sia in termini di sicurezza classica che in termini di sicurezza post-quantum. Trasferita al consorzio europeo del progetto EPI con livello di maturit\u00e0 TRL 4 e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo SystemVerilog in formato Register-Transfer-Level (RTL), per la fabbricazione su silicio del chip Rhea tramite una tecnologia standard-cell a 7 nanometri.<\/li>\n\n\n\n<li>Firmware per la programmazione di una scheda FPGA VCU128 per la realizzazione di un System-on-Chip (SoC) formato da un processore RISC-V CVA6 a 64 bit, bus AXI4, memoria DDR e la propriet\u00e0 intellettuale Crypto-Tile sopra indicata. Trasferito al consorzio europeo del progetto EPI con livello di maturit\u00e0 tecnologia TRL 4, per lo sviluppo di driver software bare-metal e per kernel Linux per l\u2019accelerazione in hardware delle funzioni di sicurezza del sottosistema di sicurezza della prima famiglia di processori EPI (denominata Rhea).<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale di un modulo hardware per la cifratura e la decifrazione di comunicazioni audio fra microfono e stazione base ricevente e con capacit\u00e0 di auto-sincronizzazione dello stream dati in caso di perdita di pacchetti dati. Trasferita all\u2019azienda IngeniArs S.r.l. con livello di maturit\u00e0 tecnologia TRL 3, basata sulle modalit\u00e0 operative CTR e CFB del cifrario AES e realizzato nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL), con la finalit\u00e0 di integrazione all\u2019interno del ricevitore realizzato da IngeniArs S.r.l. per l\u2019azienda Wisycom.<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale di un modello bit-true multi-thread e accelerato in C per la decodifica di turbo-codici in applicazioni di telemetria ad alto data-rate del settore spazio e conformi allo standard CCSDS 131.2-B-1. Trasferita all\u2019azienda IngeniArs S.r.l. con livello di maturit\u00e0 tecnologia TRL 3, basata sull\u2019algoritmo BCJR e realizzata mediante linguaggio MATLAB, con finalit\u00e0 di analisi e stima dell\u2019accuratezza e della complessit\u00e0 hardware di corrispondenti moduli hardware di decodifica realizzati in HDL, al variare di molteplici parametri di configurazione.<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale di un modulo hardware per la decodifica di turbo-codici in applicazioni di telemetria ad alto data-rate del settore spazio e conformi allo standard CCSDS 131.2-B-1. Trasferita all\u2019azienda IngeniArs S.r.l. con livello di maturit\u00e0 tecnologia TRL 3, basata sull\u2019algoritmo BCJR e realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validato tramite implementazione su dispositivo FPGA KU115, con finalit\u00e0 di integrazione all\u2019interno di ricevitori conformi allo standard CCSDS 131.2-B-1 prodotti e distribuiti da IngeniArs S.r.l.<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale di un modulo hardware per la funzione di sincronizzazione dei frame e correzione di fase dei campioni all\u2019interno di un ricevitore satellitare conforme allo standard CCSDS 131.2-B-1 e in grado di supportare un baud rate minino di 1 Gbaud, e relativo ambiente di testing. Trasferita all\u2019azienda IngeniArs S.r.l. con livello di maturit\u00e0 tecnologia TRL 4, realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validata tramite implementazione su dispositivo FPGA KU115, con finalit\u00e0 di integrazione all\u2019interno del suddetto ricevitori prodotto e distribuito da IngeniArs S.r.l.<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale di un modulo hardware per la funzione di CC2 de-puncturing e Clock Domain Crossing fra domini di clock all\u2019interno di un ricevitore satellitare conforme allo standard CCSDS 131.2-B-1 e in grado di supportare un baud rate minino di 1 Gbaud, e relativo ambiente di testing. Trasferita all\u2019azienda IngeniArs S.r.l. con livello di maturit\u00e0 tecnologia TRL 4, realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validata tramite implementazione su dispositivo FPGA KU115, con finalit\u00e0 di integrazione all\u2019interno del suddetto ricevitore prodotto e distribuito da IngeniArs S.r.l.<\/li>\n\n\n\n<li>Propriet\u00e0 intellettuale di un modulo hardware per la catena di backend di un ricevitore satellitare conforme allo standard CCSDS 131.2-B-1 e in grado di supportare un baud rate minino di 1 Gbaud, integranti le propriet\u00e0 intellettuali sopra indicate, altre propriet\u00e0 intellettuali di moduli hardware sviluppati da IngeniArs S.r.l. e relativi ad altre funzioni del ricevitore e la propriet\u00e0 intellettuale di un modulo per l\u2019interfacciamento hardware\/software appositamente sviluppato, e relativo ambiente di testing. Trasferita all\u2019azienda IngeniArs S.r.l. con livello di maturit\u00e0 tecnologia TRL 4, realizzata nella forma di modulo descritto in linguaggio di descrizione del hardware (HDL) di tipo VHDL in formato Register-Transfer-Level (RTL) e validata tramite implementazione su dispositivo FPGA KU115, con finalit\u00e0 di distribuzione del suddetto ricevitore da parte di IngeniArs S.r.l.<\/li>\n<\/ul>\n<\/details>\n","protected":false},"excerpt":{"rendered":"<p>&hellip;<\/p>\n<p><a class=\"btn btn-dark btn-sm unipi-read-more-link\" href=\"https:\/\/people.unipi.it\/luca_crocetti\/it\/ricerca\/\">Leggi tutto&#8230;<\/a><\/p>\n","protected":false},"author":669,"featured_media":0,"parent":2,"menu_order":0,"comment_status":"closed","ping_status":"closed","template":"page-templates\/fullwidthpage.php","meta":{"_acf_changed":false,"footnotes":""},"class_list":["post-10","page","type-page","status-publish","hentry"],"acf":[],"featured_image_src":null,"yoast_head":"<!-- This site is optimized with the Yoast SEO plugin v27.7 - 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